已知某verilog仿真测试文件时钟信号描述如下： parameter PERIOD = 10; always begin CLK = 1'b0; #（PERIOD/2) CLK = 1'b1; #（PERIOD/2); end 且该verilog文件顶部有如下代码：`timescale 1us / 1ns，则模拟仿真时钟周期是

决定仿真运行时间的长短和时钟信号的最高频率的两个参数分别是仿真运行时长和波形文件最小时间单位。

仿真激励信号的产生，可以通过Verilog编写或仿真器波形设置命令实现。

本次实验中verilog描述的电子秒表和本课程第一课的电子秒表相比较，有哪些不同？（提示：可从时钟信号、复位信号、计数器类型、显示方式、启停信号等方面讨论）

下面（）文件不是应用Quartus II自带仿真工具进行仿真需要创建的仿真激励文件。

考虑电路时延特性的Verilog仿真属于功能仿真。

ModelSim进行Verilog仿真验证非必须的仿真库是（）。

采用Verilog语言实现一个字宽为16位，存储深度为1K的DRAM。输入输出信号定义如下： clk：时钟输入； data:数据输入输出端口，16位，输入输出分时使用； wr:写操作使能输入，逻辑1表示写，0表示读； addr：地址输入端，10位。

指出Verilog仿真器对于程序代码的仿真处理的三种不同实现方法：________

1. 同步复位和异步复位有何区别？在Verilog描述中有何区别？ 2. 在使用Verilog描述电路时，如果某个always块中的敏感信号列表写的不完全，会有什么后果？为什么？ 3. 描述组合逻辑和触发器的always块的敏感信号表有什么区别？

1. 采用Verilog语言，描述一个4-16译码器。 2. 采用Verilog语言，描述一个4选1电路，接口定义及功能如下： in1,in2,in3,in4:为四个8位的数据输入端； sel1,sel2和sel3：为三个选择控制信号； dataout：为8位宽的输出信号； 当sel1为‘1’时，输出in1；当sel2为‘1’时，输出in2； 当sel3为‘1’时，输出in3；当sel1,sel2和sel3都为‘0’时，输出in4。