设计一个计数器,在CLK脉冲作用下,三个触发器Q₁、Q₂、Q₃及输出Z的波形图如图3.27所示

画出图P5.7(a)中脉冲触发JK触发器输出端Q和Q'的电压波形。时钟脉冲CLK和输入J、K的电压波形如图P5.7(b)所示。设触发器的初始状态为Q=0。

设计一个波形发生器，其输入为CP脉冲，输出Z的波形如图7．3．27所示。 (1)用触发器和门电路完成上述设计。 (2)试用MSI移存器74LS195和门电路完成上述设计。 (3)用VHDL语言完成上述设计。

图P5.8(b)所示。设触发器的初始状态为Q=0。

初始状态为Q=0。

形。设触发器的初始状态均为Q=0。

初始状态为Q=0。