试用边沿JK触发器设计一个时序逻辑电路,要求该电路的输出Z与CP之间的关系应满足图P5.7所示的波

试用图4．3．14(a)给定的触发器和逻辑门设计波形产生电路。要求图(a)中的各信号满足图4．3．14(b)所示时序关系。

图题4.18所示是用CMOS边沿触发器和或非门组成的脉冲分配电路。试画出在一系列CP脉冲作用下Q₁、Q₂和Z端对应的输出电压波形。设触发器的初始状态为Q=0。

已知电路如图4.3.19所示，电路中时钟CP的频率是1MHz，设各触发器的初态均为0。要求：

(1)分析电路的逻辑功能；

(2)画出Q₂、Q₁、Q₀的时序图；

(3)说明输出端Z波形的频率是多少？

电压波形，设触发器的初始状态为0。