题目
第1题
作出“101”序列信号检测器的状态表,凡收到输入序列101时,输出就为1,并规定检测的101序列不重叠,例如:
X:010101101
Z:000100001
第3题
作出序列信号检测器的状态表,凡收到输入序列为“001”或“011”时输出为1,规定被检测的序列不重叠,例如:
X:10011011
Z:00010001
第4题
作出序列信号检测器的状态表,凡收到输入序列为“001”或“011”时输出为1,规定被检测的序列不重叠,例如:
X:10011011
Z:00010001
第5题
拟定101序列检测器的状态图。 (1)101序列可以重叠,如输入序列010101101,输出序列000101001。 (2)101序列不可以重叠,如输入序列010101101,输出序列000100001。 (3)用VHDL语言设计这个系列检测器。
第6题
试画出101序列检测器的状态图,已知此检测器的输入序列、输出序列如下:
(1)输入A:0 1 0 1 0 1 1 0 1
输出Z:0 0 0 1 0 1 0 0 1
(2)输入A:0 1 0 1 0 1 1 0 1 0
输出Z:0 0 0 1 0 0 0 0 1 0
第7题
设计一个二进制序列信号检测器,它有一个输入X,当接收到的序列为1001,则在上述序列输入最后一个1的同时,电路输出Z=1,否则输出为0,输入序列可以重叠。例如:当输入X的序列为0100100101001(首位在左),对应输出Z=0000100100001。
为了保护您的账号安全,请在“赏学吧”公众号进行验证,点击“官网服务”-“账号验证”后输入验证码“”完成验证,验证成功后方可继续查看答案!