题目
第2题
作出序列信号检测器的状态表,凡收到输入序列为“001”或“011”时输出为1,规定被检测的序列不重叠,例如:
X:10011011
Z:00010001
第3题
第5题
拟定101序列检测器的状态图。 (1)101序列可以重叠,如输入序列010101101,输出序列000101001。 (2)101序列不可以重叠,如输入序列010101101,输出序列000100001。 (3)用VHDL语言设计这个系列检测器。
第6题
试画出101序列检测器的状态图,已知此检测器的输入序列、输出序列如下:
(1)输入A:0 1 0 1 0 1 1 0 1
输出Z:0 0 0 1 0 1 0 0 1
(2)输入A:0 1 0 1 0 1 1 0 1 0
输出Z:0 0 0 1 0 0 0 0 1 0
第7题
同步时序电路有一个输入端和一个输出端,输入为二进制序列X0X1X2…当输入序列中1的数目为奇数时输出为1,作出这个时序奇偶校验电路的状态图和状态表。
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