当允许输入端EN的状态为“1”时，启动指令，将IN端的数值输送到OUT端的目的地地址中。()

A.指令结果超出输出OUT指定数据类型的允许范围

B.浮点数具有有效值

C.浮点数具有无效值

D.使能输入EN的信号状态为“0”

同时，发出开锁信号，锁被打开。要求：

(1)画出系统的ASM图。

(2)画出系统的状态转换图。

(3)用Verilog HDL语言描述其工作过程。

提示：数字锁系统的示意图如图题11.4.1所示，由于开锁过程比较简单，所以没有划分控制单元和处理单元。L₀、L₁、L₂用于从到高位设置密码，另外三个输入端Re，En，Ki中，Re是复位端，当Re=

1时，系统复位进入初始状态;En是控制井关，Ki是数据输入端，当按一下En键使En=1时，从Ki端输入一个数码，再按一下En键，再送一个数码，直到将三个数码送完为止。每输入一个数据都要同原设定的密码比较，依次从低位到高位进行。若相等则准备接收下一位数码，若不相等，系统应进入错误状态。输入数码的位数也是开锁的条件。当输入数码的位数和位值与相应密码都相等时，系统发出开锁信号Un=1，锁被打开，否则Er=1表示开锁过程错误。为保密起见，中间错误状态不显示，并且不能返回初态，直到三个数码全部送完为止。

A.指令结果超出输出OUT指定数据类型的允许范围

B.使能输入EN的信号状态为“0”

C.浮点数具有有效值

D.浮点数具有无效值

出端.EN为使能端,当EN=1时,正常输出;当EN=0时,所有输出为高阻.用VHDL,写出设计源文件.

试用Verilog的行为描述方式写出数字钟的小时时间计数器程序。要求如下：

(1)计数器的功能是从1开始计数到12，然后又从1开始，周而复始运行。计数器的输出为8421 BCD码。

(2) 要求该计数器带有复位端CR和计数控制端EN。当CR为低电平时，计数器复位，其输出为1;当CR和EN均为高电平时，计数器处于计数状态;当CR为高电平但EN为低电平时，计数器暂停计数。

(3)然后用QuartusII软件进行逻辑功能仿真，并给出仿真波形。

2、…、D_n为数据输入端，EN₁、EN₂、…、EN_n为使能信号输入端。试问：(1)如何控制EN信号，以便数据D₁、D₂、…、D_n能通过该总线进行正常传输;(2)EN信号能否有两个或两个以上同时有效？如果EN出现两个或两个以上有效，可能发生什么情况？ (3)如果所有EN信号均无效，总线处在什么状态？(4)如果三态门的开通比断开要快，可能发生什么情况？

A.Y.是

B.N.否