试用Verilog的行为描述方式写出数字钟的小时时间计数器程序。要求如下：（1)计数器的功能是从1开

试用 Verilog语言描述一个4位二进制可逆计数器的行为。要求如下：

(1)电路具有5种功能，即异步清零、同步置数、递增计数、递减计数和保持原有状态不变。且要求计数器能输出进位信号和借位信号，即当计数器递增计数到最大值时，产生一个高平有效的进位信号C₀;当计数器递减计数到最小值0时，产生一个高电平有效的借位信号B₀。

(2)用QuartusI软件进行逻辑功能仿真，并给出仿真波形。

试用74LS161型同步二进制计数器接成十二进制计数器：(1)用清零法；(2)用置数法。

试用JK触发器设计一个变模计数器，要求： (1)控制端X=0时，计数器的模M=3，计数规律为

(2)控制端X=1时，计数器的模M=4，计数规律为

试画出逻辑电路图。

试用集成4位二进制加法计数器74LS161构成十二进制计数器。

(1)用反馈复位法实现。

(2)用反馈置数法实现。

设计一个可控进制计数器，当控制输入M=0时为七进制计数，当M=1时为十三进制计数。 (1)试用MSI计数器设计该可控计数器。 (2)用VHDL语言设计该可控计数器。

试以同步二进制计数器74161为核心设计一个模10计数器，要求计数器按下列规律技术，并要求：(1)电路具有开机清零功能；(2)写出电路设计过程并画出完整电路图(电路设计可加门和MSI组合逻辑电路)。

0，1，3，5，7，9，2，4，6，8，0，1，3，…

电路。

按要求给出下列程序的测试用例（要求写出必要的说明） (1)语句覆盖 (2)判定覆盖 (3)条件覆盖 (4)判定-条件覆盖