VHDL语言是一种结构化设计语言;一个设计实体（电路模块)包括实体与结构体两部分，结构体描述（)。

A.结构体

B.实体

C. 进程

D.子程序

A.任意名字

B.实体名字

C.任意英文名字

D.结构体名字

A.图形工具

B.图表工具

C.一个图像形式

D.文档

A.相对独立、功能单一的模块结构

B.模块内联系大,块间联系小

C.采用模块结构图描述系统的子系统结构与分层模块结构

D.共享的模块应分散

A.综合就是将电路的高级语言转化成低级的，可与FPGA/ CPLD的基本结构相映射的网表文件

B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束

C.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的

D.综合是纯软件的转换过程，与器件硬件结构无关

A.程序流程图

B.具体的语言程序

C.模块结构图及模块的功能说明书

D.分层数据流图

A.模块设计

B.导语设计

C.问题设计

D.语言设计

A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件

B.综合是纯软件的转换过程，与器件硬件结构无关;为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束

C.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的

D.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束

A.是动态网页的设计工具

B.是一个标准中间件体系结构

C.是一种计算机编程语言

D.是企业编写Java语言的工具