在一个VHDL设计中idata 是一个信号，数据类型为integer， 数据范围0to 127， 下面哪个赋值语句是正确的（)

A.idata ＜=“00001111”;

B.idata ＜= b”0000_ 1111” ;

C.idata ＜= X" AB”

D.idata ＜= B”21”:

A.bl=true;

B.b1=True;

C.bl=“true”.;

D.b1=0;

A.变量赋值

B.信号赋值

C.PROCESS语句

D.WHEN...ELSE语句

A.几何图形数据

B.影像数据

C.大气参数

D.地形数据

A.信号赋值可以有延迟时间，

B.信号除当前值外还有许多相关值，如历史信息等，变量只有当前值

C.信号可以是多个进程的全局信号

D.号值输入信号时采用代入符“:=”,面不是赋值符“＜=”,同时信号可以附加延时。

A.EQU伪指令定义了程序中的一个标号或者常量符号

B.EQU伪指令定义了程序执行过程中的一个变量，初值为0x45500

C.Addr一旦被赋值为0x45500，还可在汇编过程中再使用EQU重新定义新值

D.Addr是汇编过程中的一个符号，本身并不占据内存空间

A.按顺序完成

B.比变量更快完成

C.在进程的最后完成

D.都不对

A.A.String

B.B.Single

C.C.Double

D.D.Integer

A.在一个表中的主键只可以是一个字段

B.表中的主键的数据类型必须定义为自动编号或文本

C.不同的记录可以具有重复的主键值或空值

D.一个表中的主键可以是一个或多个字段