更多“FPGA在布局布线后进行的后仿真，考虑布线延时，和芯片实际的工作情况更加接近，则这是什么仿真()?”相关的问题
第1题
时序仿真是对综合后的网表进行的仿真，它验证设计模块的基本逻辑功能，但不带有布局布线后产生的时序信息，是理想情况下的验证。（)
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第2题
FPGA/CPLD设计流程为:原理图/HDL文本输入→（)→综合→适配→（)→编程下载→硬件测试。
A.功能仿真、时序仿真
B.时序仿真，功能仿真
C.功能约束，时序约束
D.时序约束，功能约束
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第3题
设计校验过程包括:功能仿真、时序仿真、和（)。
A.门级仿真
B.数据流仿真
C.器件测试
D.行为级仿真
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第4题
一般在概念设计阶段，ADAS的概念模型可以通过数学模型进行建模，然后通过仿真进行测试验证。下列不属于仿真测试类型的是（)
A.模型在环仿真
B.软件在环仿真
C.硬件在环仿真
D.驾驶员在环仿真
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第6题
HDL综合器就是逻辑综合的过程，把可综合的VHDL/VerilogHDL转化成硬件电路时，包含了三个过程，分别是（)。
A.输入、输出、下载
B.转化、优化、映射
C.分析、编译、布局布线
D.仿真、分析、下载
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第7题
按仿真电路描述级别的不同，HDL仿真器可以单独或综合完成以下仿真步骤:系统级仿真、行为级仿真、RTL仿真和（)。
A.门级时序仿真
B.数据流仿真
C.行为级仿真
D.寄存器传输级仿真
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第8题
客户采购芯片后，进行板卡设计时的一般流程是（）
A.原理图设计
B.PCB布局布线
C.SMT焊接
D.Boom表生成
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第9题
功能仿真是在选择了具体器件并完成布局布线之后进行的快速时序检验，可以对设计性能做整体的分析，其结果与实际器件工作情况基本相同。（)
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第10题
时序仿真用于验证设计的逻辑功能，没有延时信息，对初步的逻辑功能检测非常方便。（)
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