试用同步十进制计数器74LS160和8-3线优先编码器74LS148设计一个可控分频器.要求在控制信号A.B,C.D,E分别为1时,分频比对应为1/2、1/3、1/4、1/5、1/6.

控制信号A、B、C、D、E、F、G、H分别为1时，分频比应为1/2、1/3、1/4、1/5、1/6、1/7、1/8、1/9，可附加必要的门电路。

输入控制信号A、B、C、D、E、F、G、H分别为低电时,输出脉冲与时钟脉冲的分频比分别为1/9、1/8、1/7、1/6、1/5、14、1/3、1/2.请画出电路图.74LS147逻辑符号如图5.30(a)所示,74LS160逻辑符号如图5.30(b)所示,74LS160功能如表5.5所示,Q₃、Q₂、Q₁、Q₀为输出端,Q₃、Q₂、Q₁、Q₀为置数数据输入端:CO为进位输出,在计数至1001时输出一个时钟周期的高电平.

制信号A、B、C、D、E、F、G、H、I分别为低电平时由Y端输出的脉冲频率各为多少？已知CLK端的输入脉冲频率为10kHz。

说明当输入控制信号A'、B'、C'、D'、E'、P'、G'、H'、I分别为低电平时由Y端输出的脉冲频率各为多少.已知CLK端输入脉冲的频率为10kHz.

图P5.18是由二进制优先权编码器CT74LS147(真值表参见表P5.18)和同步十进制加法计数器CT74160组成的可控分频器.试说明当输入控制信号分别为低电平,并假定CP脉冲的频率为f₀时,由Z端输出的脉冲的频率是多少？

设计一个可控同步计数器，M₁、M₂为控制信号，要求：

(1)M₁M₂=00时，维持原状态；

(2)M₁M₂=01时，实现模2计数；

(3)M₁M₂=10时，实现模4计数；

(4)M₁M₂=11时，实现模8计数。

用一片如图A1-4所示的4位二进制加法计数器74161和必要的逻辑门电路设计一个可控计数器，要求当控制信号M=1时，实现七进制计数器；而当控制信号M=0时，实现十三进制计数器。画出所设计的可控计数器的逻辑电路。

设计一个可控进制计数器，当控制输入M=0时为七进制计数，当M=1时为十三进制计数。 (1)试用MSI计数器设计该可控计数器。 (2)用VHDL语言设计该可控计数器。

用4片8线一3线优先编码器74LS148接成一个32线一5线优先编码器。可以附加必要的门电路。74LS148的逻辑框图见4.2.2节中的图4.2.8，它的功能表见表4.2.5。