设计一个可控同步计数器，M1、M2为控制信号，要求： （1)M1M2=00时，维持原状态； （2)M1M2=01时，实现模2计数； （

用VHDL设计一个可控进制的同步计数器，当控制端M=0时为10进制计数器，控制端M=1时为12进制计数器。

时为三十一进制。请标明计数输入端和进位输出端。74HCI61的功能表和框图见表T1.6和图T1.6。

CD码计数器;当K=1时,电路为2421BCD码计数器.规定设计电路采用反馈置数法.要求写出设计过程,画出电路图(2421BCD码见表10.7(a),CT74161逻辑符号和功能表见图10.44和表10.7(b)).

控制信号A、B、C、D、E、F、G、H分别为1时，分频比应为1/2、1/3、1/4、1/5、1/6、1/7、1/8、1/9，可附加必要的门电路。

设计一个可控进制计数器，当控制输入M=0时为七进制计数，当M=1时为十三进制计数。 (1)试用MSI计数器设计该可控计数器。 (2)用VHDL语言设计该可控计数器。

环如图(a)所示；当X=1时，电路为一个4位能自启动的环形计数器，其计数有效循环如图(b)所示。要求写出设计过程，画出电路图(设计可加必要的门电路，两循环之间允许有过渡状态)。

出端。