在图P5.12（a)下降触发D触发器中，已知时钟脉冲CLK、输入端D、异步置位输入端RD和异步复位输入端RD的

图P5.11（a)是带有异步置零端的上升沿触发D触发器，CLK、RD和D端的电压波形如图P5.11（b)中所给出。试

画出触发器输出端Q对应的电压波形。

A.SD=1、RD=0、CP上升沿

B.SD=1、RD=0、与CP无关

C.SD=0、RD=1、与CP无关

D.SD=0、RD=1、CP上升沿

画出图P5.14（a)中两个JK触发器FF₁和FF₂的输出端Q₁和Q₂的电压波形。时钟脉冲CLK、

异步置零端R´D和输入端J、K的电压波形如图P5.14(b)所示。设触发器的初始状态均为Q=0。

画出图P5.8（a)中脉冲触发JK触发器输出端Q和Q'的电压波形。时钟脉冲CLK和输入J、K的电压波形如

图P5.8(b)所示。设触发器的初始状态为Q=0。

集成触发器常用的逻辑符号中要注意异步清零端（以及异步置位端)是低电平有效还是有效;时钟端是电平触发还是（)（电平触发是低电平有效还是高电平;（)是上升沿有效还是下降沿有效)。主从触发器输出端有符号标示!异步清零以及异步置位优先级（)。

画出图题5-5所示的边沿触发D触发器输出端Q端的波形，输入端D与CLK的波形如图所示。(设Q初始状态为0)

画出图题5-3所示的电平触发SR触发器输出端Q、端的波形，输入端S、R与CLK的波形如图所示。(设Q初始状态为0)

A.边沿触发

B.电平触发

C.脉冲触发

D.低电平有效输入