设计时序逻辑电路的一般步骤为：1）建立原始状态图；2）状态化简；3）状态分配；4）选触发器，求时钟、输出、状态、驱动方程；5）画电路图；6）检查电路能否自启动。

异步计数器设计时，比同步计数器设计多增加的设计步骤是 。

时序逻辑电路有6个有效状态，需要 个触发器

描述时序逻辑电路逻辑关系的三大方程分别是驱动方程、输出方程和（）方程。

同步时序逻辑电路和异步时序逻辑电路的区别在于同步时序逻辑电路（）

同步时序逻辑电路和异步时序逻辑电路的区别在于异步时序逻辑电路

用D触发器作为存储元件，设计一个脉冲异步时序逻辑电路。该电路在输入端x的脉冲作用下，实现3位二进制减1计数的功能，当电路状态为“000”时，在输入脉冲作用下输出端Z产生一个借位脉冲，平时Z输出0。要求： （1）作出状态表和状态图 （2）确定激励函数和输出函数 （3）画出逻辑电路图

以触发器状态作为电路输出的同步时序逻辑电路属于Mealy型电路。

以触发器状态作为电路输出的同步时序逻辑电路属于Mealy型电路。

设计一个时序逻辑电路，具有20个循环状态，至少需要5个触发器。