在时钟CP有效的情况下, 触发器输出的新状态等于输入信号的是 触发器。

边沿触发器的次态仅取决于CP信号的边沿到达时输入的逻辑状态，而在这时刻之前或以后，输入信号的变化对触发器输出的状态没有影响。

在时钟脉冲CP信号为高电平期间，因输入信号变化而引起触发器状态变化多于一次的现象，称为 。

边沿JK触发器在输入J=K=1时，如果CP信号的频率为32 kHz，则Q端输出脉冲的频率为16 kHz。

在下列触发器中，输入没有约束条件的是（）。

主从触发器仅在CP信号下边（降）沿到达时进行输出，因而是一种典型的边沿触发器。

维持阻塞RS触发器利用 , 在时钟CP的边沿传递数据, 传输延迟D触发器利用 , 在时钟CP的边沿传递数据。 （A）门的延时 （B）维持阻塞线 （C）脉冲的低电平 （D）高电平或低电平

如果在时钟脉冲CP =1期间，由于干扰的原因，使触发器的数据输入信号经常有变化，此时不能选用TTL主从型结构的触发器，而应该选用边沿型或维持阻塞结构的触发器。对吗？

触发器的传输延迟时间说明了输出端Q对于CP有效跳变沿响应时所需的时间。

JK触发器在JK输入信号的作用下可以工作在4个状态——置1，置0，保持和翻转。

在一个N位计数器中，各触发器的时钟信号到达有先有后，这种触发器称为 。