用同步十六进制计数器74HC161设计一个可变进制计数器，当控制信号M=1时为十进制，而M=0时为七进

用同步十进制计数器74160设计一个可变进制计数器，要求在控制信号M=0时为五进制，而在M=1时为七进制。可以附加必要的门电路。请标明计数输入端与进位输出端。

用同步十六进制计数器74163设计一个可变进制计数器，要求在控制信号M=0时为十进制，而在M=1时为十二进制。可以附加必要的门电路。请标明计数输入端与进位输出端。

设计一个可控进制计数器，当控制输入M=0时为七进制计数，当M=1时为十三进制计数。 (1)试用MSI计数器设计该可控计数器。 (2)用VHDL语言设计该可控计数器。

设计5位可变模数计数器。设计要求：令输入信号M1和M0控制计数模，即令（M1，M0)=（0，0)时为模19加法计数器，（M1，M0)=（0，1)时为模 4 计数器，（M1，M0) =（1，0) 为模10加法计数器，（M1，M0)=（1，1)时为模6计数器。

出端。

用一片如图A1-4所示的4位二进制加法计数器74161和必要的逻辑门电路设计一个可控计数器，要求当控制信号M=1时，实现七进制计数器；而当控制信号M=0时，实现十三进制计数器。画出所设计的可控计数器的逻辑电路。

发器和门路电路(门电路类型不限)实现，画出最简逻辑图，并验证能否自启动(若不能自启动，不必修改成自启动电路)。

串，可得十六进制计数器。()