关 于REG过 程输出说明描述错误的是（）

以下对DVVT的控制策略，描述错误的是（)。

X-R图是测量计量型数据输出是的最合适方法。这种说法是（）

下面关于分程控制回路的描述中错误的是（)。A.一台控制器的输出可以同时控制两台甚至两台以上的控

正确于或非门来讲，其输入-输出关系为有0出1，全1出0。（）

25、按以下代码描述，如果当前输出为00001000，当enable=1 且reset=1是，则下一状态的输出为 ？ module one_hot_cnt （out , enable , clk , reset ); output [7:0] out; input enable, clk, reset; reg [7:0] out; always @ （posedge clk) if （reset) begin out ＜= 8'b0000_0001 ; end else if （enable) begin out ＜= {out[6],out[5],out[4],out[3], out[2],out[1],out[0],out[7]}; end endmodule

正确于与非门来讲，其输入-输出关系为有0出1，全1出0。（）

25、按以下代码描述，如果当前输出为00001000，当enable=1 且reset=1是，则下一状态的输出为 ？ module one_hot_cnt （out , enable , clk , reset ); output [7:0] out; input enable, clk, reset; reg [7:0] out; always @ （posedge clk) if （reset) begin out ＜= 8'b0000_0001 ; end else if （enable) begin out ＜= {out[6],out[5],out[4],out[3], out[2],out[1],out[0],out[7]}; end endmodule

25、按以下代码描述，如果当前输出为00001000，当enable=1 且reset=1是，则下一状态的输出为 ？ module one_hot_cnt （out , enable , clk , reset ); output [7:0] out; input enable, clk, reset; reg [7:0] out; always @ （posedge clk) if （reset) begin out ＜= 8'b0000_0001 ; end else if （enable) begin out ＜= {out[6],out[5],out[4],out[3], out[2],out[1],out[0],out[7]}; end endmodule

下面是一个状态机的程序。根据程序描述的逻辑功能,下列说法正确的是: module Learn8_1（clk,din,dout); input clk,din; output reg dout; reg[1:0] Current_state,Next_state; parameter S0=2'b00, S1=2'b01, S2=2'b10, S3=2'b11; always@（posedge clk) begin Current＜=Next; end always@（Current_state or din) case（Current_state) S0: begin dout=0; if （!din) Next_state=S0; else Next_state=S1; end S1: begin dout=1; if （din) Next_state=S1; else Next_state=S2; end S2: begin dout=0; if （din) Next_stat