用一片同步计数器74LS169和一片8选1数据选择器74LS151，设计一个输出序列为01001100010111的序列信号发生器，

0。外加的加/减控制信号为P，P=1时作加法，P=0时作减法。用一片74LS169和少量与非门完成这个设计，画出逻辑图。

用一片GALI6V8设计一个带进位的同步64进制计数器，要求该计数器具有复位（清零)和使能功能.画出引脚配置图.写出符合VHDL语言规范的用户源文件.

用同步级联和异步级联的方式来构成这种计数器。画出连接图。

A.6

B.36

C.15

D.24

E.8

A.模5计数器；

B.模6的扭环计数器；

C.模8的环形计数器；

D.4位数据的并入串出；

A.模5计数器；

B.模6的扭环计数器；

C.模8的环形计数器；

D.4位数据的并入串出；

A.模4环形计数器

B.模6的扭环计数器

C.模8的环形计数器

D.4位数据的并入串出