已知某verilog仿真测试文件时钟信号描述如下： parameter PERIOD = 10; always begin CLK = 1'b0; #（PERIOD/2) CLK = 1'b1; #（PERIOD/2); end 且该verilog文件顶部有如下代码：`timescale 1us / 1ns，则模拟仿真时钟周期是

A.10us

B.10ns

C.10ps

D.1ns

E.1ps

F.1us

A.10ns

B.10ps

C.10us

D.1ns

E.1ps

F.1us

A.10us

B.10ns

C.10ps

D.1ns

E.1ps

F.1us

A.Block diagram / Schematic File

B.University Program VWF

C.Verilog HDL File

D.VHDL File

A.Verilog 语言可实现并行计算，C语言只是串行计算

B.Verilog 语言源于C语言，包括它的逻辑和延迟；

C.Verilog 语言可以描述电路结构，C语言仅仅描述算法；

D.Verilog 语言可以编写测试向量进行仿真和测试

A..xdc

B.,sim

C..v

D..bit