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[单选题]

已知时钟信号clk的频率为50MHz，下列程序的逻辑功能为（）。 always @（posedge clk or negedge nreset) begin if（!nreset) begin per_count = 0; clk0 = 0; end else begin if（per_count＜6250000) per_count=per_count+1; else begin per_count = 0; clk0=!clk0; end end end

A.8Hz分频器

B.4Hz分频器

C.移位寄存器型计数器

D.循环译码器

答案

4Hz 分频器

更多“已知时钟信号clk的频率为50MHz，下列程序的逻辑功能为（）。 always @（posedge clk or negedge nreset) begin if（!nreset) begin per…”相关的问题

第1题

在以下程序中，Clk_50M为频率为50MHz的系统时钟，则下列说法中正确的有 reg Clk; reg [31:0] Cnt; always@（posedge Clk_50M or negedge Rst) begin if（!Rst) begin Cnt <= 1; Clk <= 1; end else begin if（Cnt >= 25000000) begin Cnt <= 1; Clk <= ~Clk; end else Cnt<= Cnt + 1; end end

A.该模块为同步复位

B.该模块的功能是分频器

C.若系统时钟频率为50MHz，则输出Clk的频率为2MHz

D.该程序为时序逻辑电路

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第2题

下面这段程序中，clk为时钟信号输入，set为复位信号，y1和y2驱动发光二极管，高电平点亮。set置0，待时钟上升沿，同步初始化；之后set置1，开始运行。则下列说法中正确的是： module Learn6_2（clk,set,y1,y2); input clk,set; output reg y1,y2; reg a1,a2; always@（posedge clk) begin if（!set) begin a1 <= 1; a2 <= 1; y1 <= 1; y2 <= 1; end else begin a1 = （~y1); y1 = （~a1); a2 <= （~y2); y2 <= （~a2); end end endmodule

A.y1在时钟上升沿循环亮灭

B.y1保持常亮

C.y2在时钟上升沿循环亮灭

D.y2保持常亮

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第3题

下述描述正确的是

A.=b+c；说明是变量赋值可以在process外

B.a<=b+c；说明是信号赋值只能在process外

C.有时钟信号clk，则clk’event AND clk=’1’表示时钟的上升沿

D.上述都不准确

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第4题

在以下分频器程序中，系统频率clk50m为50MHz则：分频得到的时钟频率为多少？分频得到的时钟占空比为多少？； always@（posedge clk50m) begin if （count8==7) begin count8<=0; clk_6mhz<=1; end else begin count8<=count8+1; clk_6mhz<=0; end end

A.7.15MHz 1/8

B.6.25MHz 1/4

C.6.25MHz 1/8

D.7.15MHz 1/4

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第5题

下列对指令功能的描述正确的是（）

A.ANB用于并联连接一个逻辑块

B.SET功能为触发信号接通，使指定软元件接通并保持接通状态

C.PLS功能为上升沿检出微分输出

D.OUT为线圈驱动指令

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第6题

已知时钟信号clkin的频率为100MHz的方波信号，下面程序中clkout的频率为（）。 module function（rst, clkin, clkout); input clkin, rst; output wire clkout; reg[2:0] m, n; reg clk1, clk2; assign clkout=clk1|clk2; always @（posedge clkin) begin if（!rst) begin clk1<=0; m<=0; end else begin if（m==4) m<=0; else m<=m+1; if（m<2) clk1<=1; else clk1<=0; end end always @（negedge clkin) begin if（!rst) begin clk2<=0; n=0; end else begin if（n==4) n<=0; else n<=n+1

A.10MHz

B.25MHz

C.20MHz

D.50MHz

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第7题

若写时钟50MHz，读时钟40MHz，如果不丢失地将10万个数据送入读时钟域下游节点，则FIFO深度应设置为多少？

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第8题

根据程序描述的逻辑功能，下列说法正确的有 module Learn7_2（clk,clr,Q); input clk,clr; output[3:0] Q; reg[3:0] Q always @（negedge clk or negedge clr) begin if （!clr) Q <= 3’b0000 else begin Q <= （Q >> 1) Q[3] <= ~Q [2]&&~Q [1]&&~Q [0] end end endmodule

A.扭环型计数器，有效输出状态为8个

B.环型计数器，有效输出状态为4个

C.能够自启动

D.不能自启动

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第9题

8031单片机的定时器T1用作定时方式时是

A.由内部时钟频率定时，一个时钟周期加1

B.由内部时钟频率定时，一个时钟周期减1

C.由外部时钟频率定时，一个时钟周期加1

D.由外部时钟频率定时，一个时钟周期减1

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