关于always语句说法不正确的是（）。

A.reg类型变量可以在这个语句中被赋值

B.总是循环重复执行

C.@后敏感信号或表达式发生变化，语句就顺序执行一次

D.wire类型变量可以在这个语句中被赋值

A.顺序

B.并行和顺序

C.并行

D.不存在的

A.条件语句

B.可以多重嵌套

C.放在always块内

D.有一条if语句就有一条对应的else语句

A.Verilog HDL支持过程赋值和连续赋值两种赋值

B.force/release 仅用于debug，对寄存器和线网均有效

C.避免使用disable语句

D.连续赋值一般给reg变量赋值

A.并行和顺序

B.顺序

C.并行

D.不存在的

A.wire

B.reg

C.time

D.以上均可

A.wire

B.reg

C.time

D.以上均可

A.x=1 和 y=1 都是赋值语句

B.x=1 和 y=1 都是关系表达式

C.x=1 为关系表达式，y=1 是赋值语句

D.x=1 是赋值语句，y=1 是关系表达式