更多“MIPSR4000处理器中,对指令存储器和数据存储器的访问在流水线中都是一个时钟周期完成。()”相关的问题
第1题
在DLX流水线中,如果流水线的时钟周期和非流水实现的一样,那么流水线的存储器带宽必须是非流水线实现的5倍。()
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第2题
CPU对存储器完成一次读操作所需的时间称为一个()。
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第3题
对于DLX指令的非流水线多周期实现,LOAD指令需5个时钟周期完成。()
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第4题
对于ALU指令来说,DLX指令的非流水线多周期实现的第三个时钟周期是是执行EX周期。()
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第5题
对于LOAD和STORE指令来说,DLX指令的非流水线多周期实现的第四个时钟周期是是有效地址计算周期。()
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第6题
在DLX指令实现的简单数据通路中,分支指令和STORE指令需要4个时钟周期,其它指令需要5个时钟周期。()
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第7题
MIPSR4000整型流水线采用的是8段流水线结构。()
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第8题
一台非流水机器的时钟周期是10ns。测试程序中的ALU指令和分支指令需要4个时钟周期,存储操作指令需要5个时钟周期,以上指令的比例40%、20%和40%。将它升级改造为4级流水线后,时钟周期(即流水线拍长)变为11ns,其加速比等于()。
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第9题
在存储器系统中,同一数据只可能出现二个副本,即Cache和主存上各有一个。()
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