4位二进制可表示()种状态。

两位二进制可表示 [1] 种状态。

A.2位十六进制数

B.4位十进制数

C.1个ASCII码

D.256种状态

4位二进制加法计数器设计

实验要求

用原理图输入设计法或Verilog HDL文本输入设计法设计4位二进制加法计数器电路，建立4位二进制加法计数器的实验模式。通过电路仿真和硬件验证，进一步了解4位二进制加法计数器的功能和特性。

设计原理

4位二进制加法计数器的元件符号如图所示，CLK是时钟输入端，上升沿有效；CLRN是复位输入端，低电平有效；Q[3..0]是计数器的状态输出端；COUT是进位输出端。

● 一个4位的二进制计数器，由 0000 状态开始，经过25 个时钟脉冲后，该计数 器的状态为 （24 ） 。

（24 ）A. 1100 B. 1000 C. 1001 D. 1010

A.1100

B.1000

C.1001

D.1010

74LS163是集成4位二进制(十六进制)同步加法计算器()